Analizador lógico de tiempos implementado en arquitectura digital reprogramable - Duque Pérez, Eugenio Antonio; Aedo Cobo, José Édinson; Correa, Julián; Ramírez Orozco, Alexis Alberto; Nieto Londoño, Rubén Darío; Torres, Camilo; Bernal Noreña, Álvaro (Revista Facultad de Ingeniería Universidad de Antioquia, 2005)
En este artículo se describe la concepción, diseño, simulación e implementación de un analizador lógico de tiempos implementado sobre una arquitectura digital reprogramable. El sistema fue especificado en VHDL [1] e implementado en una plataforma basada en una FPGA (Field Programmable Gate Array) Spartan II. El uso de esta metodología para la implementación del analizador, permite obtener un sistema flexible, económico y eficiente en cuanto a capacidad de procesamiento, ya que su característica modular hace posible escalar el sistema cuando sea necesario utilizando varios de los subsistemas desarrollados.