1.
Duque Pérez EA, Aedo Cobo J Édinson, Correa J, Ramírez Orozco AA, Nieto Londoño RD, Torres C, Bernal Noreña Álvaro. Analizador lógico de tiempos implementado en arquitectura digital reprogramable. Rev.Fac.Ing.Univ.Antioquia [Internet]. 24 de julio de 2005 [citado 1 de febrero de 2025];(34):72-85. Disponible en: https://revistas.udea.edu.co/index.php/ingenieria/article/view/343172