Analizador lógico de tiempos implementado en arquitectura digital reprogramable
DOI:
https://doi.org/10.17533/udea.redin.343172Palabras clave:
timing logic analyzer, analizador lógico de tiempos, generador de estímulos, analizador lógico programable vía InternetResumen
En este artículo se describe la concepción, diseño, simulación e implementación de un analizador lógico de tiempos implementado sobre una arquitectura digital reprogramable. El sistema fue especificado en VHDL [1] e implementado en una plataforma basada en una FPGA (Field Programmable Gate Array) Spartan II. El uso de esta metodología para la implementación del analizador, permite obtener un sistema flexible, económico y eficiente en cuanto a capacidad de procesamiento, ya que su característica modular hace posible escalar el sistema cuando sea necesario utilizando varios de los subsistemas desarrollados.
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